CMOS中的上拉网络和下拉网络

林一二2020年06月08日 21:22

上拉网络指将输出电压 Vout 上拉至电源电压 VDD的电路,一般由多个 pMos 组成,因为 pMos 喜欢高压(…),但是 pMos 脾气不好,不给电才拉。

反相器就一对nMos和pMos。

与非门则是用串联的 nMos 来表示任意一路不给信号就不下拉(输出 1),用并联的 pMos 表示任意一路不给信号就上拉(从而输出 VDD即 1)

由于上拉网络给 1 时,下拉网络就一定给 0,它们是取反的关系,所以根据 DeMorgan 律,上下两部分网络各个地方的串并联都是刚好相反的。

从逻辑表达式画图

先取反,得到的表达式就是给 0 的表达式,也就是下拉网络 nMos 的表达式。

或即为 nMos 的并联,因为任意一个通过就有通路。且即为 pMos 的串联,因为要每个都放行才能通过。

画完 nMos 下拉网络后,或改且,且改或就得到了 pMos 的网络。

为什么不能在上拉网络里用 nMos,造出不反相的 CMOS?

因为这样 nMos 会给出弱 1,pMos 会给出弱 0,没法利用好直连轨线(rail)的强信号优势。

哪种 MOS 是强 1,哪种是强 0?

nMos 需要栅极正电压吸引电子过来导通才有 1,但是这样强行形成的通路有电阻,所以是弱 1。总之,满足管子喜好得到的输出就是弱的,比如 nMos 给正电、pMos 给负电,得到的就是弱 1 和弱 0。作为这样的非理想开关时,它就叫传输管

nMOS 放在上面作为 pull up 时,需要满足 VGS<VTV_{GS}<V_T 时才导通,而如果把上面连 VDD 的地方作为 S,就无法满足,因为 VG 最高就是 VDD,所以上面只能是 D。 这样下面作为 S,最大电压就只能是VDDVTV_{DD}-V_T,没法达到 VDD

Code
上拉网络指将输出电压 V,,out,, 上拉至电源电压 V,,DD,,的电路,一般由多个 pMos 组成,因为 pMos 喜欢高压(…),但是 pMos 脾气不好,不给电才拉。

{{由上拉和下拉网络构成的逻辑门的一般形式.png}}

反相器就一对nMos和pMos。

{{反相器电路图.png}}

与非门则是用串联的 nMos 来表示任意一路不给信号就不下拉(输出 1),用并联的 pMos 表示任意一路不给信号就上拉(从而输出 V,,DD,,即 1)

{{三输入与非门电路图.png}}

由于上拉网络给 1 时,下拉网络就一定给 0,它们是取反的关系,所以根据 DeMorgan 律,上下两部分网络各个地方的串并联都是刚好相反的。

!! 从逻辑表达式画图

先取反,得到的表达式就是给 0 的表达式,也就是下拉网络 nMos 的表达式。

或即为 nMos 的并联,因为任意一个通过就有通路。且即为 pMos 的串联,因为要每个都放行才能通过。

画完 nMos 下拉网络后,或改且,且改或就得到了 pMos 的网络。

!! 为什么不能在上拉网络里用 nMos,造出不反相的 CMOS?

因为这样 nMos 会给出弱 1,pMos 会给出弱 0,没法利用好直连轨线(rail)的强信号优势。

!! 哪种 MOS 是强 1,哪种是强 0?

nMos 需要栅极正电压吸引电子过来导通才有 1,但是这样强行形成的通路有电阻,所以是弱 1。总之,满足管子喜好得到的输出就是弱的,比如 nMos 给正电、pMos 给负电,得到的就是弱 1 和弱 0。作为这样的非理想开关时,它就叫传输管

nMOS 放在上面作为 pull up 时,需要满足 $$V_{GS}<V_T$$ 时才导通,而如果把上面连 VDD 的地方作为 S,就无法满足,因为 VG 最高就是 VDD,所以上面只能是 D。
这样下面作为 S,最大电压就只能是$$V_{DD}-V_T$$,没法达到 VDD



{{传输管的强输入和弱输出.png}}